具體描述
日本生産工程權威奬項得主力作，圖解與錶格詳實，帶領工程師掌握半導體乾蝕刻技術的全貌，提升現場即戰力。
◎作者於1989年，以「有磁場微波電漿蝕刻技術的開發與實用化」受奬大河內紀念賞。1994年，以「低溫乾蝕刻設備的開發」受奬機械振興協會賞通産大臣賞。
◎圖解乾蝕刻技術的原理與實務，讓你一讀即懂。
◎由製程直到設備、新技術，更進一步設置有關電漿損傷的章節，以便理解全貌並瞭解乾蝕刻今後的課題與展望。
針對半導體乾蝕刻技術涉及的電漿物理、化學、材料、電磁等復雜現象，循序解析，詳解各環節的連帶影響，提升現場即時應變的作戰能力，為優秀工程師養成必備的工具書！
非等嚮性蝕刻是如何實現？為何Si的蝕刻使用Cl2及HBr，而SiO2的蝕刻則使用氟碳係列的氣體？為何Poly-Si及Al的蝕刻使用ICP（電感耦閤式電漿）之類的高密度電漿，而SiO2的蝕刻則使用中密度電漿於間距狹窄的平行闆型蝕刻機？
本書告訴你這些連現場資深乾蝕刻工程師都不見得充分理解的知識。
從乾蝕刻技術的基礎講到應用，讓初學者容易理解與整理；對於已有程度、經驗的工程師而言，讀之更加能理解、掌握乾蝕刻技術的全貌。
《半導體乾蝕刻技術》精彩內容請看：www.pressstore.com.tw/freereading/9789863581291.pdf
◎作者於1989年，以「有磁場微波電漿蝕刻技術的開發與實用化」受奬大河內紀念賞。1994年，以「低溫乾蝕刻設備的開發」受奬機械振興協會賞通産大臣賞。
◎圖解乾蝕刻技術的原理與實務，讓你一讀即懂。
◎由製程直到設備、新技術，更進一步設置有關電漿損傷的章節，以便理解全貌並瞭解乾蝕刻今後的課題與展望。
針對半導體乾蝕刻技術涉及的電漿物理、化學、材料、電磁等復雜現象，循序解析，詳解各環節的連帶影響，提升現場即時應變的作戰能力，為優秀工程師養成必備的工具書！
非等嚮性蝕刻是如何實現？為何Si的蝕刻使用Cl2及HBr，而SiO2的蝕刻則使用氟碳係列的氣體？為何Poly-Si及Al的蝕刻使用ICP（電感耦閤式電漿）之類的高密度電漿，而SiO2的蝕刻則使用中密度電漿於間距狹窄的平行闆型蝕刻機？
本書告訴你這些連現場資深乾蝕刻工程師都不見得充分理解的知識。
從乾蝕刻技術的基礎講到應用，讓初學者容易理解與整理；對於已有程度、經驗的工程師而言，讀之更加能理解、掌握乾蝕刻技術的全貌。
《半導體乾蝕刻技術》精彩內容請看：www.pressstore.com.tw/freereading/9789863581291.pdf
著者信息
作者簡介
野尻一男（Nojiri Kazuo）
■1973年 群馬大學工學部電子工學科畢業。
■1975年 群馬大學大學院工學研究科碩士課程修畢。
■1975年 進入日立製作所。在半導體事業部從事CVD、元件整閤、乾蝕刻的研究開發。尤其是關於ECR電漿蝕刻、充電損傷，進行先驅的研究。而且擔任技術開發的領導，曆任許多經理職務。
■2000年 進入Lam Research公司擔任董事‧CTO至今。
主要受奬
■1989年 以「有磁場微波電漿蝕刻技術的開發與實用化」受奬大河內紀念賞。
■1994年 以「低溫乾蝕刻設備的開發」受奬機械振興協會賞通産大臣賞。
主要著作
《先端電氣化學》（丸善）共著
《半導體プロセスにおけるチャージング･ダメージ》(リアライズ社）共著
譯者簡介
倪誌榮（Ni, Chih-Jung)
■1988年 國立清華大學畢業
■1991年 中日交流協會留日奬學生
■1993年 日本東京大學工學院碩士
■2014年 中部科學園區模範勞工
■曾任地球村美日語中心日語講師
現職華邦電子公司模組技術發展部經理，從事DRAM與Flash的製程研發。
野尻一男（Nojiri Kazuo）
■1973年 群馬大學工學部電子工學科畢業。
■1975年 群馬大學大學院工學研究科碩士課程修畢。
■1975年 進入日立製作所。在半導體事業部從事CVD、元件整閤、乾蝕刻的研究開發。尤其是關於ECR電漿蝕刻、充電損傷，進行先驅的研究。而且擔任技術開發的領導，曆任許多經理職務。
■2000年 進入Lam Research公司擔任董事‧CTO至今。
主要受奬
■1989年 以「有磁場微波電漿蝕刻技術的開發與實用化」受奬大河內紀念賞。
■1994年 以「低溫乾蝕刻設備的開發」受奬機械振興協會賞通産大臣賞。
主要著作
《先端電氣化學》（丸善）共著
《半導體プロセスにおけるチャージング･ダメージ》(リアライズ社）共著
譯者簡介
倪誌榮（Ni, Chih-Jung)
■1988年 國立清華大學畢業
■1991年 中日交流協會留日奬學生
■1993年 日本東京大學工學院碩士
■2014年 中部科學園區模範勞工
■曾任地球村美日語中心日語講師
現職華邦電子公司模組技術發展部經理，從事DRAM與Flash的製程研發。
圖書目錄
序言
譯者序
第１章 半導體積體電路的發展與乾蝕刻技術
1.1 乾蝕刻的概要
1.2 關於乾蝕刻的評鑑參數
1.3 在大型積體電路上乾蝕刻技術所扮演的角色
參考文獻
第２章 乾蝕刻的機製
2.1 電漿的基礎
1 電漿是什麼
2 電漿的各物理量
3 電漿中的碰撞反應過程
2.2 離子鞘以及離子鞘內的離子行為
1 離子鞘與Vdc
2 離子鞘內的離子散射
2.3 蝕刻製程的建構方法
1 乾蝕刻的反應過程
2 非等嚮性蝕刻的機製
3 側壁保護過程
4 蝕刻率
5 選擇比
6 總結
參考文獻
第３章 各種材料的蝕刻
3.1 閘極蝕刻
1 Poly-Si閘極蝕刻
2 晶圓麵內CD均勻度的控製
3 WSi2／Poly-Si閘極蝕刻
4 W／WN／Poly-Si閘極蝕刻
5 Si基闆的蝕刻
3.2 SiO2蝕刻
1 SiO2蝕刻的機製
2 SiO2蝕刻的關鍵參數
3 孔洞係列的蝕刻
4 SAC蝕刻
5 Spacer蝕刻
3.3 連綫蝕刻
1 Al連綫蝕刻
2 Al連綫的防腐蝕處理技術
3 其它連綫材料的蝕刻
3.4 總結
參考文獻
第４章 乾蝕刻設備
4.1 乾蝕刻設備的曆史
4.2 圓筒型電漿蝕刻機
4.3 CCP電漿蝕刻機
4.4 磁電管RIE
4.5 ECR電漿蝕刻機
4.6 ICP電漿蝕刻機
4.7 乾蝕刻設備的實例
4.8 靜電吸盤
1 靜電吸盤的種類以及吸附原理
2 晶圓溫度控製的原理
參考文獻
第５章 乾蝕刻損傷
5.1 導入Si錶層的損傷
5.2 充電損傷
1 充電損傷的評鑑方法
2 充電的發生機製
3 各種蝕刻設備的充電評鑑與減低方法
4 起因於圖形的閘極氧化層破壞
參考文獻
第６章 新蝕刻技術
6.1 Cu 鑲嵌蝕刻
6.2 Low-k蝕刻
6.3 使用多孔型Low-k的鑲嵌連綫
6.4 金屬閘極／High-k蝕刻
6.5 FinFET蝕刻
6.6 雙重圖形定義
6.7 用於3D IC的蝕刻技術
參考文獻
第７章 乾蝕刻技術今後的課題與展望
7.1 關於乾蝕刻的技術革新
7.2 今後的課題與展望
7.3 作為工程師的心理準備
參考文獻
譯者序
第１章 半導體積體電路的發展與乾蝕刻技術
1.1 乾蝕刻的概要
1.2 關於乾蝕刻的評鑑參數
1.3 在大型積體電路上乾蝕刻技術所扮演的角色
參考文獻
第２章 乾蝕刻的機製
2.1 電漿的基礎
1 電漿是什麼
2 電漿的各物理量
3 電漿中的碰撞反應過程
2.2 離子鞘以及離子鞘內的離子行為
1 離子鞘與Vdc
2 離子鞘內的離子散射
2.3 蝕刻製程的建構方法
1 乾蝕刻的反應過程
2 非等嚮性蝕刻的機製
3 側壁保護過程
4 蝕刻率
5 選擇比
6 總結
參考文獻
第３章 各種材料的蝕刻
3.1 閘極蝕刻
1 Poly-Si閘極蝕刻
2 晶圓麵內CD均勻度的控製
3 WSi2／Poly-Si閘極蝕刻
4 W／WN／Poly-Si閘極蝕刻
5 Si基闆的蝕刻
3.2 SiO2蝕刻
1 SiO2蝕刻的機製
2 SiO2蝕刻的關鍵參數
3 孔洞係列的蝕刻
4 SAC蝕刻
5 Spacer蝕刻
3.3 連綫蝕刻
1 Al連綫蝕刻
2 Al連綫的防腐蝕處理技術
3 其它連綫材料的蝕刻
3.4 總結
參考文獻
第４章 乾蝕刻設備
4.1 乾蝕刻設備的曆史
4.2 圓筒型電漿蝕刻機
4.3 CCP電漿蝕刻機
4.4 磁電管RIE
4.5 ECR電漿蝕刻機
4.6 ICP電漿蝕刻機
4.7 乾蝕刻設備的實例
4.8 靜電吸盤
1 靜電吸盤的種類以及吸附原理
2 晶圓溫度控製的原理
參考文獻
第５章 乾蝕刻損傷
5.1 導入Si錶層的損傷
5.2 充電損傷
1 充電損傷的評鑑方法
2 充電的發生機製
3 各種蝕刻設備的充電評鑑與減低方法
4 起因於圖形的閘極氧化層破壞
參考文獻
第６章 新蝕刻技術
6.1 Cu 鑲嵌蝕刻
6.2 Low-k蝕刻
6.3 使用多孔型Low-k的鑲嵌連綫
6.4 金屬閘極／High-k蝕刻
6.5 FinFET蝕刻
6.6 雙重圖形定義
6.7 用於3D IC的蝕刻技術
參考文獻
第７章 乾蝕刻技術今後的課題與展望
7.1 關於乾蝕刻的技術革新
7.2 今後的課題與展望
7.3 作為工程師的心理準備
參考文獻
圖書序言
第3章 各種材料的蝕刻
在本章，針對實際被使用於半導體製造程序的材料的蝕刻作解說。關於半導體製程的蝕刻大緻分為：(1)Si係列的蝕刻；(2）介電層係列的蝕刻；(3）連綫材料的蝕刻。在本章，舉例在各範疇中構成基礎技術的閘極蝕刻、孔洞係列的SiO2蝕刻、間隙壁蝕刻以及Al閤金層積金屬結構的蝕刻，針對這些作詳細說明。在此並不侷限於隻是各論，關於支配蝕刻的參數及其控製方法，也能夠理解的作解說。構成方式是關於這些蝕刻如果能先加以理解，對於其它材料也能有效的應用。例如，在閘極蝕刻，雖然針對Poly-Si閘極、WSi2/Poly-Si閘極、W/WN/Poly-Si閘極的蝕刻敘述，但是如果完全的理解這些，關於STI及W連綫等的蝕刻，也能夠以類似的途徑構築製程。而且在閘極蝕刻，不僅是加工形狀，晶圓麵內的圖型尺寸的偏差該如何降低，也是強烈的被要求。關於這點，也從支配圖型尺寸的晶圓麵內均勻度的參數為何，還有其控製方法為何的觀點，加以解說。
SiO2的蝕刻機製與Si係列不同，而且適閤蝕刻的電漿也不同。因此在本章針對蝕刻機製，以及支配蝕刻的關鍵參數，也深入的解說，並且能夠理解氣體係統的構成方法，以及間距狹窄的平行闆型蝕刻機被使用的理由等。
在Al連綫蝕刻方麵，也談論到在製造工程上造成問題的Al腐蝕，並且針對其對策方法作解說。此外，關於連綫，取代Al連綫的Cu鑲嵌連綫技術目前已成為主流，關於這點則在第六章的「新蝕刻技術」中敘述。
3.1 閘極蝕刻
首先一開始針對閘極蝕刻作敘述。閘極蝕刻的工程流程如同已經在第一章的圖1-5所說明。閘極乃決定電晶體特性的重要部分，特彆是由於MOS電晶體的臨界電壓（Vth）取決於閘極尺寸，蝕刻完成後的尺寸（CD）的控製非常重要。在65nm之後的節點，邏輯元件的物理上閘極長度變成在45nm以下，接近25nm。在該處，不僅是CD本身的精度，CD的晶圓麵內的偏差也強烈的被要求抑製變低。例如，在CD為30nm的閘極，就300mm晶圓麵內的CD均勻度（3σ）而言，被要求須在3nm以下。蝕刻形狀理所當然被要求垂直形狀，而且，隨著微縮化的同時，對於愈來愈薄膜化的閘極氧化層，被要求須有高選擇比。就閘極材料而言，在邏輯元件是Poly-Si，而在DRAM則是WSi2/Poly-Si或W／WN／Poly-Si層積結構被使用中。
在本章，針對實際被使用於半導體製造程序的材料的蝕刻作解說。關於半導體製程的蝕刻大緻分為：(1)Si係列的蝕刻；(2）介電層係列的蝕刻；(3）連綫材料的蝕刻。在本章，舉例在各範疇中構成基礎技術的閘極蝕刻、孔洞係列的SiO2蝕刻、間隙壁蝕刻以及Al閤金層積金屬結構的蝕刻，針對這些作詳細說明。在此並不侷限於隻是各論，關於支配蝕刻的參數及其控製方法，也能夠理解的作解說。構成方式是關於這些蝕刻如果能先加以理解，對於其它材料也能有效的應用。例如，在閘極蝕刻，雖然針對Poly-Si閘極、WSi2/Poly-Si閘極、W/WN/Poly-Si閘極的蝕刻敘述，但是如果完全的理解這些，關於STI及W連綫等的蝕刻，也能夠以類似的途徑構築製程。而且在閘極蝕刻，不僅是加工形狀，晶圓麵內的圖型尺寸的偏差該如何降低，也是強烈的被要求。關於這點，也從支配圖型尺寸的晶圓麵內均勻度的參數為何，還有其控製方法為何的觀點，加以解說。
SiO2的蝕刻機製與Si係列不同，而且適閤蝕刻的電漿也不同。因此在本章針對蝕刻機製，以及支配蝕刻的關鍵參數，也深入的解說，並且能夠理解氣體係統的構成方法，以及間距狹窄的平行闆型蝕刻機被使用的理由等。
在Al連綫蝕刻方麵，也談論到在製造工程上造成問題的Al腐蝕，並且針對其對策方法作解說。此外，關於連綫，取代Al連綫的Cu鑲嵌連綫技術目前已成為主流，關於這點則在第六章的「新蝕刻技術」中敘述。
3.1 閘極蝕刻
首先一開始針對閘極蝕刻作敘述。閘極蝕刻的工程流程如同已經在第一章的圖1-5所說明。閘極乃決定電晶體特性的重要部分，特彆是由於MOS電晶體的臨界電壓（Vth）取決於閘極尺寸，蝕刻完成後的尺寸（CD）的控製非常重要。在65nm之後的節點，邏輯元件的物理上閘極長度變成在45nm以下，接近25nm。在該處，不僅是CD本身的精度，CD的晶圓麵內的偏差也強烈的被要求抑製變低。例如，在CD為30nm的閘極，就300mm晶圓麵內的CD均勻度（3σ）而言，被要求須在3nm以下。蝕刻形狀理所當然被要求垂直形狀，而且，隨著微縮化的同時，對於愈來愈薄膜化的閘極氧化層，被要求須有高選擇比。就閘極材料而言，在邏輯元件是Poly-Si，而在DRAM則是WSi2/Poly-Si或W／WN／Poly-Si層積結構被使用中。
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