Verilog 晶片设计(附范例程式光碟)(第三版) pdf epub mobi txt 电子书 下载 2025

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本书将IC设计实务经验深入于范例探讨，且每一范例均经过模拟验证。除了基本的设计技巧外，亦说明多模组整合设计之技术。希望借由此书带领读者进入以Verilog为主的各种相关设计领域中，熟悉Verilog语言全貌，更希望借由它，帮助读者完成各种晶片之设计。内容包含有：数位逻辑设计与Verilog发展沿革、Verilog设计风格与观念、Verilog设计结构、闸层(GateLevel)描述、资料流描述设计、行为描述、函数及任务、自定逻辑电路与状态机、Verilog程式设计技巧、电路的延迟时序设定、专题实务设计范例等，适合科大资工、电子、电机系教授「数位逻辑设计」、「数位逻辑设计实习」之课程或相关业界人士及有兴趣之读者使用。

本书特色

　　1.作者将IC设计实务经验深入于范例探讨，且每一范例均经过模拟验证。

　　2.本书除了基本的设计技巧外，亦说明多模组整合设计之技术。希望借由此书带领读者进入以Verilog为主的各种相关设计领域中，熟悉Verilog语言全貌。

　　3.本书提供范例程式光碟，方便读者使用。

第1章　数位逻辑设计与Verilog发展沿革
1.1　电脑辅助设计与积体电路产业 1-2
1.2　硬体描述语言(Hardware Description Language, HDL) 1-4
1.3　积体电路晶片设计流程 1-5

第2章　Verilog设计风格与观念
2.1　Verilog设计风格 2-2
2.1.1　设计者与变更原因 2-2
2.1.2　设计内文说明 2-2
2.1.3　设计过程注意事项 2-3
2.2　Verilog基本观念 2-4
2.2.1　运算子(Operator) 2-5
2.2.2　註解说明(Comment)与空格(White space) 2-5
2.2.3　数字(Number) 2-6
2.2.4　字串(Strings) 2-8
2.2.5　识别字、关键字及系统函数(Identifiers, Keywords and Sy
2.2.6　将讯息显示于标准之输出 2-10
2.2.7　模拟监视 2-13
2.2.8　结束模拟 2-14

第3章　Verilog设计结构
3.1　设计方法(Design methodologies) 3-3
3.2　模组(Modules) 3-4
3.3　连接埠(Ports) 3-5
3.4　模组例证(Module instantiations) 3-8
3.5　资料型态(Data types) 3-9
3.5.1　数值集合 3-9
3.5.2　连接线(Nets) 3-10
3.5.3　暂存器(Registers) 3-11
3.5.4　向量(Vectors) 3-11
3.5.5　数字(Numbers) 3-12
3.5.6　参数（Parameters） 3-13
3.5.7　阵列(Array)与记忆体(Memory) 3-14
3.5.8　三态(Tri-state) 3-14

第4章　闸层(Gate Level)描述
4.1　and、or、nand、nor、xor及xnor闸 4-2
4.2　buf及not闸 4-4
4.3　实例说明 4-6
4.4　多工器(Multiplexer)实例 4-19

第5章　资料流描述设计(Dataflow Modeling)
5.1　连续指定(Continuous assignment ) 5-2
5.2　表示式(Expression) 5-3
5.2.1　常数值表示式 5-3
5.2.2　运算元(Operand) 5-4
5.2.3　运算子(Operators) 5-4
5.3　应用实例 5-22
5.3.1　3对8解码器 5-22
5.3.2　4对2编码器 5-24
5.3.3　4位元加法器 5-26
5.3.4　1对4解多工器 5-29
5.3.5　3位元多数(Majority)位元表决器 5-31
5.3.6　1位元全减器 5-33

第6章　行为描述
6.1　程序结构(Procedual constructs) 6-2
6.1.1　initial区块 6-2
6.1.2　Always区块 6-2
6.2　程序指定(Procedural assignment) 6-8
6.2.1　方块程序指定 6-9
6.2.2　非方块程序指定 6-12
6.3　begin...end方块叙述 6-16
6.4　if叙述 6-16
6.5　case叙述 6-32
6.6　casez叙述 6-39
6.7　casex叙述 6-43
6.8　回　圈 6-46
6.8.1　for回圈 6-46
6.8.2　while回圈 6-60
6.8.3　forever回圈 6-61
6.8.4　repeat回圈 6-62
6.9　命名begin...end区块叙述 6-65
6.10　fork...join区块叙述 6-67
6.11　wait准位感测控制 6-68
6.12　实用范例 6-69
6.12.1　二位数BCD计数器 6-69
6.12.2　四位元BCD加法器 6-74
6.12.3　十六位元组双埠RAM 6-79
6.12.4　十六位元组单埠RAM 6-83

第7章　函数及任务
7.1　函数(Function) 7-2
7.2　任务(Task) 7-12
7.3　函数唿叫函数 7-18
7.4　任务唿叫函数及任务 7-20
7.5　系统函数与任务 7-23
7.5.1　与实数有关之系统函数与任务 7-24
7.5.2　显示(＄display)与写入(＄write)之系统任务 7-25
7.5.3　驱动器(drivers)计数系统函数＄countdirvers 7-25
7.5.4　档案输出系统任务 7-26
7.5.5　完成执行之系统任务 7-27
7.5.6　时序检查系统之任务 7-27
7.5.7　测试讯号系统任务 7-28
7.5.8　载入记忆体系统任务 7-29
7.5.9　时间刻度系统函数与任务 7-30
7.5.10　储存与重新启动系统任务 7-32
7.5.11　重置系统任务 7-33
7.5.12　其他系统任务与函数 7-33

第8章　自定逻辑电路与状态机
8.1　自定逻辑电路设计方法 8-3
8.2　自定组合逻辑电路 8-3
8.3　自定序向逻辑电路 8-7
8.4　状态机 8-11
8.4.1　Moore状态机 8-12
8.4.2　Mealy状态机 8-28

第9章　Verilog程式设计技巧
9.1　Verilog程式设计技巧 9-2
9.1.1　如何设计可合成电路 9-2
9.1.2　数学运算式之顺序及群集 9-3
9.1.3　if叙述与case叙述之比较 9-4
9.2　编译器指引(Compiler directives) 9-5
9.2.1　`include 9-5
9.2.2　`define与`undef 9-7
9.2.3　`timescale 9-8
9.2.4　`resetall 9-9
9.2.5　`ifdef、`else与`endif 9-9

第10章　电路的延迟时序设定
10.1　逻辑闸延迟(Gate delay) 10-2
10.2　连接线讯号转换延迟(Net delay) 10-4
10.3　模组路径延迟(Module path delay) 10-5
10.3.1　特定区块(Specify blocks) 10-5
10.3.2　特定参数(Specify parameters) 10-9
10.4　边缘感应路径延迟(Edge-sensitive path delay) 10-10
10.5　状态相关路径延迟(State-dependent path delay) 10-13
10.6　延迟时间值设定 10-16

第11章　专题实务设计范例
11.1　0 ~ 9999 十进制计数器 11-2
11.2　16位元移位式乘法器 11-10
11.3　16位元固定点式乘法器 11-15
11.4　16位元布斯(Booth)乘法器 11-20
11.5　16位元移位式(Shifting)除法器 11-25
11.6　16位元重存(Restoring)与非重存(Non-Restoring)除法器 11-
11.7　移动蛇(Running snake)控制电路 11-40
11.8　键盘控制电路 11-52
11.9　循环余数核对(Cyclic Redundancy Check, CRC)电路 11-62
11.10　浮点数运算器电路 11-71
11.10.1　浮点数加法器 11-72
11.10.2　浮点数乘法器 11-80

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