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本書以Verilog RTL設計為核心，從第1章建立Verilog RTL設計模型開始，到最後一章能夠對Linux作業係統進行模擬。讀者透過本書可以切實瞭解到以ARM9為基礎的數字電路設計流程，並能夠利用成熟的MCU軟體設計工具産生BIN檔案，透過BIN檔案和一個隻有1800行程式的相容ARM9處理器核心，讀者能夠快速完成FPGA設計。

第1章 數位電路設計模型
1.1 最初的模型—帶有輸入輸齣的模組  
1.2 組閤邏輯  
1.3 時序邏輯  
1.4 同步電路
1.5 同步電路時序路徑
1.6 RTL 描述
1.7 綜閤産生電路

第2章 Verilog RTL 程式設計
2.1 Verilog 語言與RTL 描述  
2.2 Verilog 描述敘述對應電路  
2.3 如何進行RTL 設計  
2.4 RTL 設計要點
2.5 UART 序列埠通訊設計實例

第3章 Modelsim 模擬
3.1  模擬的意義  
3.2  testbench 檔案
3.3  Modelsim模擬工具  
3.4  UART序列埠模擬實例  

第4章 FPGA開發闆原型驗證
4.1  FPGA內部結構
4.2  FPGA開發闆
4.3  FPGA設計開發流程
4.4  FPGA設計內部單元第5章地理定位
4.5 UART設計在Altera FPGA的下載執行
4.6 UART設計在Xilinx FPGA的下載執行

第5章 ARM9微處理器程式設計模型
5.1  ARM公司曆史  
5.2  ARM處理器架構
5.3 微處理器基本模型
5.4 ARMv4架構模式
5.5 ARMv4架構內部暫存器
5.6 ARMv4架構的例外中斷
5.7 ARMv4架構支援的ARM指令集
5.8 ARM指令與中斷分析

第6章 相容ARM9微處理器Verilog RTL設計
6.1 確定RTL設計的輸入輸齣通訊埠
6.2 經典的三級管綫架構
6.3 經典的五級管綫架構
6.4 三級管綫改進架構
6.5 適於相容ARM9 微處理器的三級架構
6.6 影響管綫架構執行的四種狀況
6.7 第一級：取指階段的Verilog RTL 實現
6.8 第二級：乘法運算階段的Verilog RTL 實現
6.9 第三級：加法運算階段的Verilog RTL 實現
6.10 暫存器組的寫入
6.11 CPSR/SPSR 的寫入
6.12 資料池的讀寫
6.13 第四級：讀取操作資料的迴寫

第7章 Hello World — 相容ARM9 處理器核心執行的第一個程式
7.1 以FPGA 為基礎的SoC 設計流程  
7.2 使用RealView MDK 編譯Hello World 程式
7.3 Modelsim 模擬輸齣Hello World  
7.4 建立hello World 的FPGA 設計專案  

第8章 Dhrystone Benchmark — 相容ARM9 處理器核心效能測試
8.1 Dhrystone 2.1 介紹  
8.2  移植Dhrystone 2.1 進行編譯
8.3  使用Modelsim 模擬執行Dhrystone Benchmark
8.4 綫上可程式設計的FPGA SoC 設計專案
8.5 Dhrystone Benchmark在開發闆中執行

第9章 uClinux模擬—結閤SkyEye，啓動不帶MMU的作業係統
9.1 ARM7TDMI-S處理器核心
9.2 以ARM7TDMI為核心的微控製器
9.3  uClinux嵌入式作業係統
9.4  SkyEye硬體模擬平颱
9.5 Modelsim下模擬uClinux啓動過程

第10章 Linux作業係統模擬—結閤mini2440開發闆，啓動附有MMU的作業係統
10.1 ARM920T處理器核心  
10.2 S3C2440A 32位元微控製器
10.3 mini2440 ARM9開發闆
10.4 NAND Flash模擬模型  
10.5 為相容ARM9處理器核心增加輔助處理器指令
10.6 建立模擬Linux作業係統的testbench

附錄A 啓動Linux作業係統的全部列印log資訊11.1 設計介麵  
附錄B 相容ARM9處理器核心帶註釋的Verilog RTL程式  
附錄C 相關網址
 

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