Verilog-ARM嵌入式系统设计 Base on FPGA pdf epub mobi txt 电子书 下载 2024

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本书以Verilog RTL设计为核心，从第1章建立Verilog RTL设计模型开始，到最后一章能够对Linux作业系统进行模拟。读者透过本书可以切实了解到以ARM9为基础的数字电路设计流程，并能够利用成熟的MCU软体设计工具产生BIN档案，透过BIN档案和一个只有1800行程式的相容ARM9处理器核心，读者能够快速完成FPGA设计。

第1章 数位电路设计模型
1.1 最初的模型—带有输入输出的模组  
1.2 组合逻辑  
1.3 时序逻辑  
1.4 同步电路
1.5 同步电路时序路径
1.6 RTL 描述
1.7 综合产生电路

第2章 Verilog RTL 程式设计
2.1 Verilog 语言与RTL 描述  
2.2 Verilog 描述叙述对应电路  
2.3 如何进行RTL 设计  
2.4 RTL 设计要点
2.5 UART 序列埠通讯设计实例

第3章 Modelsim 模拟
3.1  模拟的意义  
3.2  testbench 档案
3.3  Modelsim模拟工具  
3.4  UART序列埠模拟实例  

第4章 FPGA开发板原型验证
4.1  FPGA内部结构
4.2  FPGA开发板
4.3  FPGA设计开发流程
4.4  FPGA设计内部单元第5章地理定位
4.5 UART设计在Altera FPGA的下载执行
4.6 UART设计在Xilinx FPGA的下载执行

第5章 ARM9微处理器程式设计模型
5.1  ARM公司历史  
5.2  ARM处理器架构
5.3 微处理器基本模型
5.4 ARMv4架构模式
5.5 ARMv4架构内部暂存器
5.6 ARMv4架构的例外中断
5.7 ARMv4架构支援的ARM指令集
5.8 ARM指令与中断分析

第6章 相容ARM9微处理器Verilog RTL设计
6.1 确定RTL设计的输入输出通讯埠
6.2 经典的三级管线架构
6.3 经典的五级管线架构
6.4 三级管线改进架构
6.5 适于相容ARM9 微处理器的三级架构
6.6 影响管线架构执行的四种状况
6.7 第一级：取指阶段的Verilog RTL 实现
6.8 第二级：乘法运算阶段的Verilog RTL 实现
6.9 第三级：加法运算阶段的Verilog RTL 实现
6.10 暂存器组的写入
6.11 CPSR/SPSR 的写入
6.12 资料池的读写
6.13 第四级：读取操作资料的回写

第7章 Hello World — 相容ARM9 处理器核心执行的第一个程式
7.1 以FPGA 为基础的SoC 设计流程  
7.2 使用RealView MDK 编译Hello World 程式
7.3 Modelsim 模拟输出Hello World  
7.4 建立hello World 的FPGA 设计专案  

第8章 Dhrystone Benchmark — 相容ARM9 处理器核心效能测试
8.1 Dhrystone 2.1 介绍  
8.2  移植Dhrystone 2.1 进行编译
8.3  使用Modelsim 模拟执行Dhrystone Benchmark
8.4 线上可程式设计的FPGA SoC 设计专案
8.5 Dhrystone Benchmark在开发板中执行

第9章 uClinux模拟—结合SkyEye，启动不带MMU的作业系统
9.1 ARM7TDMI-S处理器核心
9.2 以ARM7TDMI为核心的微控制器
9.3  uClinux嵌入式作业系统
9.4  SkyEye硬体模拟平台
9.5 Modelsim下模拟uClinux启动过程

第10章 Linux作业系统模拟—结合mini2440开发板，启动附有MMU的作业系统
10.1 ARM920T处理器核心  
10.2 S3C2440A 32位元微控制器
10.3 mini2440 ARM9开发板
10.4 NAND Flash模拟模型  
10.5 为相容ARM9处理器核心增加辅助处理器指令
10.6 建立模拟Linux作业系统的testbench

附录A 启动Linux作业系统的全部列印log资讯11.1 设计介面  
附录B 相容ARM9处理器核心带註释的Verilog RTL程式  
附录C 相关网址
 

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