FPGA数位逻辑设计：使用Xilinx ISE发展系统(附程式范例光碟) pdf epub mobi txt 电子书 下载 2024

第1章 使用FPGA晶片设计数位逻辑 系统的方法
1-1 什么是FPGA
1-2 FPGA晶片的发展过程及其基本架构
1-2-1　PLD之基本架构
1-2-2　PLD的种类
1-3 Xilinx FPGA的基本架构
1-3-1　Xilinx Spartan-3AN FPGA的基本架构
1-4 Xilinx Spartan-3AN FPGA晶片编号代表的意义
1-5 传统设计数位逻辑系统的方法
1-6 使用FPGA设计数位逻辑系统的方法
1-6-1　使用绘图方式设计数位逻辑系统的方法
1-6-2　使用VHDL硬体描述语言设计数位逻辑系统之方法
1-6-3　使用Verilog硬体描述语言设计数位逻辑系统的方法
1-6-4　使用状态机方式设计数位系统的方法
1-6-5　Xilinx ISE发展系统功能简介
1-7 使用Xilinx ISE发展系统设计FPGA及CPLD操作方式的差异
1-8 Xilinx ISE Simulator简介
1-9 ModelSim模拟器之简介

第2章 Xilinx ISE WebPACK及ModelSim XE模拟器的下载及安装
2-1 ISE WebPACK软体之下载
2-2 ISE WebPACK软体之安装
2-3 Xilinx ISE WebPACK更新档Service Pack之下载及安装
2-4 ModelSim XE模拟器之下载及安装
2-4-1　ModelSim XE模拟器之下载
2-4-2　ModelSim XE模拟器之安装
2-4-3　ModelSim License档的下载及安装

第3章 Xilinx ISE之简易操作 步骤介绍
3-1 如何进入Project Navigator视窗
3-2 Project Navigator视窗之功能介绍
3-3 如何建立新的专案
3-4 如何离开所建立的专案
3-5 如何开启一个旧的专案
3-6 基本逻辑闸介绍
3-6-1　反闸之电路符号、布林代数表示式及其真值表
3-6-2　或闸之电路符号、布林代数表示式及其真值表
3-6-3　及闸之电路符号、布林代数表示式及其真值表
3-6-4　互斥或闸之电路符号、布林代数表示式及其真值表
3-7 基本逻辑闸设计
3-7-1　取出逻辑闸元件
3-7-2　缓冲器元件的取出
3-7-3　执行连线的动作
3-7-4　加入输入输出端点
3-7-5　在输入输出端点取名称
3-8 基本逻辑闸功能模拟的执行
3-8-1　使用ISE Simulator的模拟方法
3-8-2　使用Modelsim模拟器模拟的方法
3-9 晶片实作
3-9-1　Implementation Constraints File的设定
3-9-2　Implement Design的执行
3-10 使用FPGA Editor检视佈置与绕线
3-11 FPGA晶片资源利用报告的检视
3-12 时序报告的检视
3-13 时序模拟的执行
3-14 Configuration的执行
3-14-1　直接下载至FPGA晶片上
3-14-2　下载至FPGA晶片内部的Flash
3-14-3　直接下载至FPGA与下载至Flash的差异
3-15 以HDL硬体描述语言设计数位电路的方法

第4章 组合逻辑设计实习
4-1 编码器之实验
4-1-1　十进位对二进位编码器实验
4-1-2　绘图方式的设计
4-1-3　Behavioral Simulation的执行
4-1-4　ModelSim模拟器之简易操作
4-1-5　将十进位对二进位编码器设计成一元件模组使用
4-1-6　十进位对二进位编码器元件模组之模拟及下载
4-2 如何将建立的元件模组在别的专案中使用
4-3 解码器实验
4-3-1　BCD解码器
4-3-2　使用绘图方式的设计方法
4-3-3　ModelSim模拟器之进阶操作
4-3-4　将BCD解码器组成一元件模组使用
4-3-5　再使用ModelSim模拟电路之功能
4-3-6　二对四解码器
4-4 解多工器之实验
4-4-1　一对四解多工器之基本电路
4-5 多工器
4-5-1　四对一多工器
4-6 七段显示器解码器电路之设计
4-6-1　七段显示器之基本架构
4-6-2　真值表
4-6-3　布林代数表示式
4-6-4　逻辑电路图
4-6-5　使用Xilinx ECS绘图
4-6-6　使用Modelsim执行电路功能模拟
4-6-7　汇流排信号之操作
4-6-8　将七段显示器解码电路设计成一元件模组使用
4-6-9　再使用Modelsim模拟SEG7CKT.sch电路之功能
4-6-10　Implementation Constraints File的执行
4-6-11　Implement Design的执行
4-6-12　时序模拟的执行
4-6-13　Configuration的执行

第5章 阶层式电路的设计
5-1 壹位元半加器之设计
5-2 壹位元全加器之设计
5-2-1　壹位元全加器阶层式电路之设计
5-3 二位元全加器之设计

第6章 循序逻辑电路设计
6-1 四位元非同步上数计数器之设计
6-2 不同频率时钟脉波产生电路之设计
6-3 具有七段显示器解码电路之四位元非同步上数计数器之设计

第7章 VHDL硬体描述语言设计方法
7-1 如何使用VHDL硬体描述语言的方式设计电路
7-1-1 使用ISE Text Editor编辑VHDL硬体描述语言设计电路的方法
7-1-2　使用ISE语言样板设计VHDL硬体描述语言的方法
7-2 VHDL硬体描述语言的基本架构组成
7-2-1　Library宣告的格式
7-2-2　Use宣告的格式
7-2-3　Entity电路单体描述的格式
7-2-4　Architecture架构描述的格式
7-2-5　Structure宣告所使用之格式及范例
7-2-6　Dataflow描述之格式及范例
7-2-7　Behavioral行为描述之格式及范例
7-2-8　组成宣告描述之格式及范例

第8章 VHDL硬体描述语言之描述规则
8-1 VHDL硬体描述语言指令的命名规则
8-1-1　VHDL的註解描述
8-2 VHDL叙述的描述形式
8-3 VHDL的常用描述指令
8-3-1 　F条件式
8-3-2　WHEN...ELSE叙述
8-3-3　Case...Is...When...when Others叙述
8-3-4　with...select...when...when others叙述
8-3-5　Loop叙述
8-3-6　NEXT叙述
8-3-7　Wait叙述
8-4 VHDL中所使用的运算子
8-5 VHDL的保留字

第9章 VHDL设计实例介绍
9-1 三对八解码器的设计
9-2 十六进位上下数计数器之设计
9-2-1　除频电路之设计
9-2-2　十六进位上下数计数器之设计
9-2-3　多工器之设计
9-2-4　七段显示器解码电路之设计
9-2-5　十六进位上下数计数器之完整电路设计
9-3 9999BCD上下计数器之设计
9-3-1　BCD上下计数器之设计
9-3-2　除频电路、多工器、七段显示器解码电路模组之引入
9-3-3　BCD上下数计数电路之完整设计
9-4 跑马灯之设计

第10章 Verilog硬体描述语言设计方法
10-1 Verilog硬体描述语言的基本架构
10-2 Verilog模组描述的基本格式
10-2-1　开关层次描述的实例介绍
10-2-2　逻辑间层次描述的实例介绍
10-2-3　资料流层次描述的实例介绍
10-2-4　行为层次描述的实例介绍
10-3 Verilog硬体描述语言的描述格式
10-3-1　Verilog的基本语法规定
10-3-2　Verilog的数字格式
10-3-3　Verilog的运算子
10-4 Verilog的资料型态
10-4-1　数值集(Value Set)
10-4-2　接线(net)
10-4-3　暂存器(reg)
10-4-4　向量(vectors)
10-4-5　整数(integer)
10-4-6　实数(real)
10-4-7　时间(time)
10-4-8　阵列(arrays)
10-4-9　记忆体(memories)
10-4-10　参数(parameters)
10-4-11　字串(strings)
10-4-12　三态(Tri-state)
10-5 Verilog的事件基础时间控制
10-5-1　正规事件控制
10-5-2　事件或控制
10-6 Verilog的输入输出埠描述
10-7 Verilog的系统关键字描述
10-8 Verilog系统的暂停及完成模拟叙述
10-9 Verilog的监视显示描述
10-10 Verilog的系统保留字

附录一 MB-EVL-XC3S50AN-V11 FPGA开发板之介绍
A-1 Xilinx Spartan 3AN  XC3S50AN-TQG144 FPGA晶片
A-2 输入装置
A-3 输出装置
A-4 J1及J2 使用者扩充I/O接脚插座
A-5 JTAG下载接头JP3
A-6 JP1 Jumper下载模式跳线
A-7 S10 PROGB Push-Button Switch
A-8 电源开关S11
A-9 D1绿色LED
A-10 D13 红色LED
A-11 J4电源整流器5V输入接头
A-12 直流电源指示LED D15 D16 D17 
A-13 25pin Printer Port
附录二 MB-EVL-XC2S50E-V10 FPGA开发板之介绍
附录三 问题集