Verilog 硬体描述语言数位电路 设计实务 pdf epub mobi txt 电子书 下载 2024

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本书深入浅出地介绍Verilog硬体描述语言的特性，以及电脑辅助设计工具(CAD)。

　　Verilog语言是一种一般性的硬体描述语言，它的语法与C语言相似，易学易用。本书是以逻辑合成的方式写成的，可让刚开始使用Verilog来 设计数位电路的新手们，用起来很上手。

　　本书目的在于借由学习Verilog语言的过程中去了解硬体描述语言的设计概念，进而完成设计数位晶片的最终目标。最新版本中新增UDP，且增强Verilog 2001特色。
 

第一章 数位电路的设计观念
1.1 数位系统的实作方法
1.2 典型的「半订制」（Semi Customize）IC设计流程

第二章 Verilog硬体描述语言简介
2.1 硬体描述语言（Hardware Description Language，HDL）和传统数位电路设计的优缺点比较
2.2 Verilog硬体描述语言（HDL）的特性
2.3 电脑辅助设计工具（CAD）－Quick Logic的介绍
2.4 QuickLogic及Synopsys的Design Analyzer之Primitive Cell介绍
2.5 Verilog模组整合与模拟的流程（Synthesis and Simulation Flow）－使用QuickLogic
2.6 VHDL电路模拟软体－ModelSim的介绍
2.7 VHDL电路设计与模拟的流程（VHDL design in and simulation flow）－使用ModelSim
2.8 Verilog模组合成与模拟的流程（Synthesis and Simulation Flow）－使用Synopsys的Designer Analyzer

第三章 Verilog的模组与架构
3.1 Verilog的输出入埠叙述
3.2 Verilog资料型态（Data Types）
3.3 Verilog的时间控制（Timing Control）
3.4 Verilog的四大模型（Model）
3.5 Verilog的模组（Module）
3.6 Verilog的语法协定
3.7 阶层式设计（Hierarchy Design）的观念

第四章 能否用于电路合成的Verilog语法
4.1 不能用于电路合成的Verilog语法
4.2 能用于电路合成的Verilog语法

第五章 Verilog的叙述
5.1 Verilog常用的叙述
5.2 assign叙述
5.3 always叙述
5.4 if叙述
5.5 if…else…叙述
5.6 case叙述
5.7 casex叙述
5.8 casez叙述
5.9 if与case这二大类叙述的使用时机
5.10 for叙述
5.11 function叙述
5.12 task叙述
5.13 function与task叙述的差异

第六章 Verilog电路设计的基本观念
6.1 讯号（signal）与变数（variable）
6.2 always中的讯号（signal）与变数（variable）
6.3 使用括弧来描述复杂的电路结构
6.4 运算元的位用宽度（operator bitwidth）
6.5 重置（Reset）讯号与预设（Preset）讯号的重要性

第七章 算术运算
7.1 『数字系统』基本介绍
7.2 『乘法』的基本观念
7.3 『除法』的基本观念
7.4 『无号数整数』的运算
7.5 『有号数整数』的运算
7.6 『无号数小数』的运算
7.7 『有号数小数』的运算

第八章 组合逻辑电路与简易的算术逻辑运算
8.1 组合逻辑（Combination Logic）电路
8.2 简易的算术逻辑运算单元（ALU）的设计

第九章 循序逻辑电路
9.1 记忆元件设计
9.2 移位暂存器（Shift Register）
9.3 计数器电路（Counter）
9.4 除频电路（Frequency Divider）

第十章 有限状态机器
10.1 循序电路的基本模式
10.2 同步（Synchronous）与非同步（Asynchronous）循序电路
10.3 有限的状态机器（Finite State Machine，FSMs）的简介
10.4 有限状态机器的设计实例

第十一章 进阶设计概念
11.1 资源共用（Resource Sharing）
11.2 Verilog的编译命令（Compiler Directives）
11.3 易于调整的设计方式（Scalable Design）
11.4 撰写经济实用的HDL程式码之原则
11.5 除弹跳电路（DeBounce circuit）与单一脉波电路（Mono pulse circuit）
11.6 非同步Reset
11.7 节省电力的基本方法

第十二章 记忆体设计与应用
12.1 随机存取记忆体（Random Access Memory，RAM）
12.2 随机存取记忆体（RAM）的扩充
12.3 随机存取记忆体（RAM）的应用
12.4 唯读记忆体（Read Only Memory，ROM）
12.5 唯读记忆体（ROM）的扩充
12.6 唯读记忆体（ROM）的应用

第十三章 Verilog 2001增强特色
13.1 Configuration
13.2 generate
13.3 Constant function
13.4 Indexed vector part select
13.5 Multi-dimensional Array
13.6 Array Bit and Part Select
13.7 Signed Arithmetic Extension
13.8 Power Operator
13.9 Re-entrant Task and Recursive Function
13.10 Comma-separated Sensitivity List
13.11 Combinational Logic Sensitivity
13.12 Enhanced File I/O
13.13 Automatic Width Extension Past 32 bits
13.14 Default Net with Continuous Assign
13.15 Disable Default Net Declaration
13.16 Explicit In-line Parameter Passing
13.17 Combined Port/Data Type Declaration
13.18 ANSI-style Port List
13.19 Reg Declaration With Initialization
13.20 "Register" Changed To "Variable"
13.21 Enhanced PLA Modeling
13.22 Accurate BNF, with Subsection
13.23 Enhanced Conditional Compilation
13.24 File and Line Compiler Directive
13.25 Attribute
13.26 Standard Random Number Generator
13.27 Enhanced Invocation Option Test
13.28 On-detect Pulse Error Propagation
13.29 Negative Pulse Detection
13.30 New Timing Constraint Check
13.31 Negative Timing Constraint
13.32 Enhanced SDF support
13.33 Extended VCD File / PLI Enhancement
13.34 Verilog 2001新增的保留字、运算子、函数、compiler directive以及token

第十四章 Verilog的档案处理与除错辅助功能
14.1 测试平台（TestBench）
14.2 Verilo的档案处理
14.3 Verilog的除错辅助功能
14.4 Verilog的时间格式与精确度
14.5 资料型态转换
14.6 Verilog的系统任务

第十五章 User Defined PrimitiveS
15.1 User Defined PrimitiveS（UDPs）
15.2 组合逻辑UDP
15.3 循序逻辑UDP
附录Ａ Verilog的识别字（Keywords）

 

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