FPGA/CPLD数位晶片设计入门：使用XilinxISE发展系统（第六版）(附程式范例光碟) pdf epub mobi txt 电子书 下载 2024

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1. 本书可使读者了解如何使用(1)绘图的方式(2)VHDL硬体描述语言(3)Verilog硬体描述语言的方式设计FPGA/CPLD数位晶片。
　　2. 以范例实作的方式，逐步介绍FPGA/CPLD数位晶片的设计方式。
　　3. 使读者学会应用FPGA/CPLD的设计方式于(1)专题制作(2)论文演算法之验证(3)其他有关数位系统之设计。

第1章　数位积体电路之设计发展过程 1-1
1-1　数位电路设计之发展过程 1-2
1-2　超大型积体电路的分类 1-2
1-3　PLD简介 1-6
1-3-1　PLD之基本架构 1-6
1-3-2　PLD基本架构的种类 1-7
1-4　CPLD与FPGA的差异 1-11
1-4-1　CPLD与FPGA架构上的差异 1-11
1-4-2　CPLD与FPGA使用的差异 1-14
1-4-3　CPLD与FPGA的应用领域 1-14
1-5　Xilinx Spartan 2E FPGA之基本架构 1-15
1-6　Xilinx FPGA编号的代表意义 1-21
1-7　FPGA的未来发展远景 1-22
1-8　FPGA/CPLD的设计流程 1-22
1-9　Xilinx ISE发展系统简介 1-26
1-10　使用Xilinx ISE发展系统设计FPGA与CPLD晶片操作的差异 1-28
1-11　ModelSim模拟软体之简介 1-29

第2章　Xilinx ISE发展系统之安装及简易操作 2-1
2-1　如何下载及安装Xilinx ISE WebPACK 软体 2-2
2-2　如何下载及安装ModelSim XE模拟器 2-16
2-3　Xilinx ISE WebPACK之操作步骤 2-28
2-3-1　如何进入Project Navigator视窗 2-28
2-3-2　Project Navigator视窗之功能 2-29
2-3-3　如何建立新的专案 2-31
2-3-4　如何以绘图方式设计电路 2-37
2-3-5　如何开启一个旧的Project专案 2-69
2-4　为希公司MB-EVL-XC2S50E-V10 FPGA验证板之介绍 71
2-5　以绘图方式及VHDL硬体描述语言设计电路使用Modelsim模拟器应注意事项 78
2-6　 如果您的验证板不是为希公司MB-EVL-
XC2S50E-V10 FPGA验证板时设计方的差异 81

第3章　基本逻辑闸实验 3-1
3-1　反闸、或闸、及闸之介绍 3-2
3-1-1　反闸之电路符号，布林代数表示式及其真值表 3-2
3-1-2　或闸之电路符号，布林代数表示式及真值表 3-2
3-1-3　及闸之电路符号，布林代数表示式及其真值表 3-3
3-2　OR、AND、NOT逻辑闸之实验 3-3
3-2-1　绘图方式的设计 3-3
3-2-2　Function Simulation的执行 3-18
3-2-3　Implementation Constraints File的执行 3-25
3-2-4　Implementation Design的执行 3-33
3-2-5　Timing Simulation 3-42
3-2-6　Configuration的执行 3-45
3-3　编码器与解多工器之实验 3-52
3-3-1　十进位对二进位编码器 3-52
3-3-2　ModelSim模拟器之简易操作 3-58
3-3-3　如何将编码器设计成一元件模组使用 3-64
3-3-4　十进位对二进位编码器元件模组之模拟及下载 3-70
3-3-5　如何将建立的元件模组在别的专案中使用 3-81
3-3-6　一对四解多工器 3-85
3-4　解码器与多工器 3-100
3-4-1　二对四解码器 3-100
3-4-2　四对一多工器 3-112
3-4-3　BCD解码器 3-120
3-5　七段显示器解码器电路之设计 3-131
3-5-1　七段显示器之基本架构 3-131
3-5-2　七段显示器解码电路之设计方法 3-133

第4章　阶层式电路的设计 4-1
4-1　壹位元半加器之设计 4-2
4-2　壹位元全加器之设计 4-4
4-3　二位元全加器之设计 4-12

第5章　计数器的设计 5-1
5-1　四位元非同步上数计数之设计 5-2
5-2　不同频率时钟脉波产生器之设计 5-6
5-3　具有七段显示器之四位元非同步上数计数器之设计 5-12

第6章　VHDL硬体描述语言设计方法 6-1
6-1　如何使用VHDL硬体描述语言的方式设计电路 6-2
6-1-1　使用ISE Text Editor编辑VHDL硬体描述语言设计电路的方法 6-3
6-1-2　使用ISE语言样板设计VHDL硬体描述语言的方法 6-38
6-2　VHDL硬体描述语言的基本架构组成 6-52
6-2-1　Library宣告的格式 6-54
6-2-2　Use宣告的格式 6-54
6-2-3　Entity电路单体描述的格式 6-55
6-2-4　Architecture架构描述的格式 6-56
6-2-5　Structure宣告所使用之格式及范例 6-56
6-2-6　Dataflow描述之格式及范例 6-67
6-2-7　Behavioral行为描述之格式及范例 6-73
6-2-8　组成宣告描述之格式及范例 6-76

第7章　VHDL硬体描述语言之描述规则 7-1
7-1　VHDL硬体描述语言指令的命名规则 7-2
7-2　VHDL叙述的描述形式 7-2
7-3　VHDL的常用描述指令 7-10
7-3-1　IF条件式 7-10
7-3-2　WHEN…ELSE叙述 7-22
7-3-3　Case…Is…When…When Others叙述 7-26
7-3-4　with…select…When…When Others叙述 7-32
7-3-5　Loop叙述 7-42
7-3-6　NEXT叙述 7-52
7-3-7　Wait叙述 7-54
7-4　VHDL中所使用的运算子 7-57
7-5　VHDL的保留字 7-59

第8章　VHDL设计实例介绍 8-1
8-1　三对八解码器的设计 8-2
8-2　七段显示器解码电路之设计 8-5
8-3　上下数计数器之设计 8-8
8-4　BCD上下数计数器 8-16
8-5　以VHDL设计除频电路 8-19
8-5-1　设计除频电路之基本原理 7-19
8-6　跑马灯之设计 8-21
8-7　9999BCD上下计数器之设计 8-24

第9章　Verilog硬体描述语言设计方法 9-1
9-1　Verilog硬体描述语言的基本架构 9-2
9-2　Verilog模组描述的基本格式 9-3
9-2-1　开关层次描述的实例介绍 9-4
9-2-2　逻辑间层次描述的实例介绍 9-8
9-2-3　资料流层次描述的实例介绍 9-10
9-2-4　行为层次描述的实例介绍 9-11
9-3　Verilog硬体描述语言的描述格式 9-12
9-3-1　Verilog的基本语法规定 9-12
9-3-2　Verilog的数字格式 9-12
9-3-3　Verilog的运算子 9-14
9-4　Verilog的资料型态 9-17
9-4-1　数值集(Value Set) 9-17
9-4-2　接线(net) 9-18
9-4-3　暂存器(reg) 9-19
9-4-4　向量(vectors) 9-20
9-4-5　整数(integer) 9-20
9-4-6　实数(real) 9-20
9-4-7　时间(time) 9-21
9-4-8　阵列(arrays) 9-21
9-4-9　记忆体(memories) 9-22
9-4-10　参数(parameters) 9-22
9-4-11　字串(strings) 9-23
9-4-12　三态(Tri-state) 9-23
9-5　Verilog的事件基础时间控制 9-24
9-5-1　正规事件控制 9-25
9-5-2　事件或控制 9-25
9-6　Verilog的输入输出埠描述 9-26
9-7　Verilog的系统关键字描述 9-27
9-8　Verilog系统的暂停及完成模拟叙述 9-28
9-9　Verilog的监视显示描述 9-30
9-10　Verilog的系统保留字 9-33

第10章　Verilog逻辑闸层次设计实例介绍 10-1
10-1　逻辑闸层次所提供的逻辑模型 10-2
10-2　逻辑闸的延迟时间 10-5
10-3　壹位元半加器设计的实例介绍 10-7
10-4　壹位元全加器的设计实例介绍 10-12
10-4-1　阶层式的设计观念 10-12

第11章　Verilog资料流层次设计实例介绍 11-1
11-1　资料流层次设计的相关描述 11-2
11-1-1　持续指定描述 11-2
11-1-2　隐藏式持续指定描述 11-3
11-1-3　延迟叙述 11-3
11-1-4　条件运算子描述 11-4
11-2　以四对一多工器之设计为例 11-5
11-3　二对四解码器之设计 11-8
11-4　除法器之设计 11-11
11-5　四位元全加器的设计实例 11-13

第12章　Verilog行为层次设计实例介绍 12-1
12-1　行为层次描述的基本结构组成 12-2
12-1-1　initial程序区块叙述的规则 12-2
12-1-2　always程序区块叙述的规则 12-4
12-2　行为层次的程序指定描述 12-5
12-3　行为层次的时间控制 12-8
12-4　行为层次常用的叙述 12-10
12-4-1　if叙述 12-10
12-4-2　if…else…叙述 12-12
12-4-3　if…else…　if…else叙述 12-14
12-4-4　case…endcase叙述 12-21
12-4-5　casex…endcase叙述 12-26
12-4-6　casez…endcase叙述 12-26
12-4-7　loop回圈叙述 12-27
12-4-8　while回圈叙述 12-33
12-4-9　repeat回圈叙述 12-34
12-4-10　forver回圈叙述 12-36
12-4-11　function叙述 12-37
12-4-12　Task叙述 12-38
12-4-13　Module叙述 12-40
12-5　行为层次设计的实例介绍 12-40
12-5-1　一对四解多工器之设计 12-41
12-5-2　BCD上下数计数器的设计 12-43
12-5-3　以Task将壹位元全加器设计成四位元全加器的实例 12-53
12-5-4　以模组方式设计BCD上下数计数器的实例 12-56

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